AMD готовит «3D V-Cache 2.0» — теперь для L2!⁠⁠

AMD получила патент US20260003794A1 на технологию трёхмерной (stacked) упаковки L2-кэша — по сути, возможный следующий шаг после 3D V-Cache, но уже на уровне L2. Идея в том, чтобы разместить дополнительные массивы кэша вертикально над базовым кристаллом, а ключевую логику и теги держать централизованно, чтобы сократить «лишние» этапы передачи данных.

Самое интересное — акцент на снижение задержек: в документе приводится пример, где планарный L2 на 1 МБ имеет задержку около 14 циклов, а стековый вариант — около 12 циклов. То есть кэш можно сделать больше, но при этом не проиграть (а потенциально даже выиграть) по латентности. Плюс заявляются сопутствующие бонусы: меньше лишних пайп-стадий, короче проводники, ниже энергопотребление и тепловая нагрузка.

Конечно, патент — ещё не релиз: нет гарантий, что это появится в ближайших Ryzen. Но тренд очевиден: AMD продолжает давить кэшем, и если L2 действительно начнут «наращивать этажами», это может заметно повлиять на игры, компиляцию, рабочие нагрузки и общую отзывчивость системы.

Источник: патент US20260003794A1 (Balanced Latency Stacked Cache).