Парадокс суб-2нм⁠⁠

Термин "Парадокс суб-2нм" (англ. The Sub-2nm Paradox) возник в технических сообществах - в первую очередь на Reddit (r/AskEngineers) - как обозначение фундаментального противоречия, с которым столкнулась полупроводниковая индустрия на рубеже 2020-х годов.

Суть парадокса

С одной стороны, компании - TSMC, Samsung, Intel, IBM - демонстрируют прорывные результаты в производстве чипов "2-нанометрового" и даже "1.8-нанометрового" уровня. С другой стороны, ни один физический размер транзистора на этих чипах не равен 2 нанометрам.

По данным IEEE IRDS 2021, "2,1-нанометровый" техпроцесс характеризуется:

• Шаг затвора (contacted gate pitch): 45 нм

• Шаг металлизации (metal pitch): 20 нм

То есть маркетинговое "2нм" соответствует реальному шагу металлизации в 20 нм - в десять раз больше. Это и есть ядро "парадокса":

"2 нм используется преимущественно как маркетинговый термин для обозначения нового поколения чипов с увеличенной плотностью транзисторов, скоростью и сниженным энергопотреблением" - Wikipedia, "2 nm process".

1. Исторический контекст: Умирание закона Мура

Закон Мура, сформулированный Гордоном Муром в 1965 году, предсказывал удвоение числа транзисторов на кристалле примерно каждые два года. За 60 лет полупроводниковая индустрия прошла путь от 20-микрометрового процесса (1968) до 3-нанометрового (2022) и "2нм" (2025).

На техпроцессах меньше 7 нм традиционное масштабирование перестало приносить ожидаемые выгоды. Каждый шаг даётся ценой экспоненциально растущих затрат.

2. Архитектура транзисторов: от FinFET к GAAFET

Главный технологический "движок" суб-2нм эпохи - переход от FinFET к GAAFET (Gate-All-Around Field-Effect Transistor).

FinFET (2011–2022)

Трёхмерный транзистор с "плавником" (fin) - каналом, обведённым затвором с трёх сторон. FinFET работал вплоть до 3-нанометрового техпроцесса (TSMC N3E, Samsung 3GAP).

GAAFET / Nanosheet (2025+)

В GAAFET затвор полностью окружает канал - горизонтальные нанолисты (nanosheets) расположены друг над другом. Это обеспечивает лучший электростатический контроль и снижает утечки.

IEEE Spectrum, 6 мая 2021: IBM представила первый в мире чип 2-нм техпроцесса, используя нанолистовую технологию с тремя слоями кремниевых нанолистов и длиной затвора 12 нм. Чип обеспечивает +45% производительности при том же энергопотреблении против 7-нм чипов, либо -75% энергопотребления при той же производительности.

3. Гонка производителей: TSMC, Samsung, Intel, Rapidus

TSMC N2 - первый GAAFET

Tom's Hardware, 29 декабря 2025: TSMC начала серийное производство чипов N2 в 4-м квартале 2025 года. Узел обеспечивает:

• +10–15% производительности при том же энергопотреблении (vs N3E)

• -25–30% энергопотребления при той же производительности

• +15% плотности транзисторов (mixed design)

TSMC использует первую в своей истории GAAFET-архитектуру и супер-ёмкие SHPMIM-конденсаторы (вдвое большая ёмкость на единицу площади). Производство запущено на новом Fab 22 в районе Каосюна.

Intel 18A (1,8 нм)

Intel не стала делать "2нм" в привычном понимании, а пошла на 18A = 18 ангстрем (1,8 нм). Узел включает две инновации:

• RibbonFET - собственная версия GAAFET

• PowerVia - подвод питания через заднюю сторону пластины (Backside Power Delivery)

Tom's Hardware, 1 апреля 2025: Intel объявила о начале рискового производства 18A. Узел на 30% плотнее и на 15% энергоэффективнее Intel 3.

Rapidus - японская инициатива

Консорциум японских компаний, созданный при поддержке правительства. В 2022 году подписал соглашения с IMEC и IBM. В 2025 году объявил о начале пробного производства 2нм GAAFET на фабрике IIM-1.

4. Квантовый барьер: почему миниатюризация упирается в предел

На масштабе менее 2 нм в игру вступают квантово-механические эффекты, которые принципиально ограничивают дальнейшее масштабирование.

Туннелирование

Когда толщина оксидного слоя затвора становится сравнима с длиной волны электрона (~0,5 нм), электроны начинают туннелировать через потенциальный барьер. Это вызывает паразитные токи утечки даже в выключенном состоянии транзистора.

Флуктуация легирования (Dopant fluctuation)

При размере транзистора менее 5 нм в активном регионе содержатся считанные десятки атомов легирующей примеси. Один "не тот" атом может изменить пороговое напряжение на вольты.

Размытие канала

В FinFET при масштабе менее 7 нм канал становится настолько тонким, что электроны "протекают" через него даже при закрытом затворе. Именно поэтому FinFET утратил актуальность.

5. Литография: EUV и High-NA EUV

Ключевое оборудование суб-2нм производства - экстремальная ультрафиолетовая литография (EUV, λ = 13,5 нм).

2018 - TSMC 7нм: первое массовое производство с EUV (ASML NXE:3100)

2021 - IBM 2нм: EUV-паттернинг применён к FEOL (Front-End-Of-Line)

2024 - Первая установка High-NA EUV (ASML NXE:2000) установлена на предприятии Intel

2025–2027 - High-NA EUV для 1нм и суб-1нм техпроцессов

High-NA EUV (Numerical Aperture = 0,55 вместо 0,33) обеспечивает разрешение ~8 нм - необходимое для 1-нанометрового и далее 0,5-нанометрового техпроцессов. Стоимость каждой установки - около $400 млн.

6. За пределами 2нм: дорожная карта IMEC до 2036

IMEC представила дорожную карту, расширяющую двухлетний ритм смены техпроцессов до 2036 года, с конечной точкой "A2" - 2 ангстрема (0,2 нм). Ключевые инновации:

• CFET (Complementary FET) - вертикально уложенные друг на друга nFET и pFET

• 2D-материалы - монослои WS₂ (дисульфид вольфрама) как канал транзистора

• Рутений для металлизации (вместо меди) - лучшее сопротивление на наноуровне

• Графен для межсоединений

• Воздушные зазоры (air gaps) для снижения диэлектрической проницаемости

• Вычитающая металлизация (subtractive metallization)

• 2.5D чиплеты и 3D-межсоединения

Tom's Hardware, 21 мая 2022: "Imec представляет дорожную карту суб-1нм процесса и транзисторов до 2036 года".

CFET - следующий шаг после GAAFET

В 2023 году Intel, Samsung и TSMC продемонстрировали CFET-транзисторы - два горизонтальных нанолиста, расположенных вертикально друг над другом: p-тип сверху, n-тип снизу. Это удваивает плотность транзисторов без уменьшения площади.

7. Экономика парадокса: стоимость и доступность

Стоимость перехода на новые техпроцессы (оценки)

• 7 нм: ~$5–10 млрд для фабрики

• 5 нм: ~$10–15 млрд

• 3 нм: ~$20 млрд

• 2 нм: ~$20–25 млрд (TSMC Fab 20 + Fab 22)

• High-NA EUV станок: ~$400 млн каждый

8. Выводы: парадокс и его разрешение

"Парадокс суб-2нм" - это не столько техническая проблема, сколько философский вызов. Он обнажает разрыв между:

1. Маркетингом (техпроцессы называются по вымышленным "нанометрам")

2. Физикой (реальные размеры в 10 раз больше маркетинговых)

3. Экономикой (экспоненциальный рост стоимости каждого шага)

4. Квантовой механикой (фундаментальный предел миниатюризации)

Индустрия находит ответы на каждый из этих вызовов:

• ✅ GAAFET - новый тип транзисторов

• ✅ High-NA EUV - новая литография

• ✅ Backside power delivery - новая архитектура питания

• ✅ 2.5D/3D чиплеты - новый подход к интеграции

• ❓ 2D-материалы, CFET, молекулярные транзисторы - будущее после 2030

По оценкам IBM, замена серверов всех дата-центров мира на 2нм-процессоры сэкономила бы достаточно энергии для питания 43 миллионов домов. А зарядка смартфона потребовалась бы раз в 3–4 дня вместо каждого дня.

Парадокс суб-2нм - не тупик. Это поворотный пункт, после которого эра "просто уменьшать транзисторы" заканчивается, и начинается эра системной инженерии на атомарном уровне.

Источники и первоисточники

• Wikipedia - "2 nm process". Общий обзор 2нм-техпроцесса, история, производители, таблица спецификаций.

• IEEE Spectrum - "IBM Introduces the World's First 2-nm Node Chip", Dexter Johnson, 6 мая 2021.

• Tom's Hardware - "TSMC begins quietly volume production of 2nm-class chips", Anton Shilov, 29 декабря 2025.

• Tom's Hardware - "Intel announces 18A process node has entered risk production", 1 апреля 2025.

• SemiEngineering - "Challenges In Scaling Chips To 2nm And Below", 30 марта 2026.

• Reddit r/AskEngineers - "How do manufacturers deal with quantum effects at sub-7nm?".

• IEEE IRDS 2021 - "More Moore". Международная дорожная карта устройств и систем.

• EETAsia - "2nm: End of the Road?", Rick Merritt, 26 марта 2018.

• ScienceDirect - "A critical review on improving and moving beyond the 2 nm horizon", май 2025.

• Tom's Hardware - "Imec Presents Sub-1nm Process and Transistor Roadmap Until 2036", 21 мая 2022.

• EU Joint Declaration on Processors and Semiconductor Technologies, 7 декабря 2020, €145 млрд.

• EE Times - "Advanced Deposition Chemistry for Sub-2nm Chips", 27 октября 2025.

• TSMC - "2nm Technology". Официальная страница.

• Intel Newsroom - "Intel Unveils Panther Lake Architecture", 9 октября 2025.

• Intel - "High NA EUV at Intel".

• PC Gamer - "Samsung's next-gen 2nm node is in mass production", ноябрь 2025.

• BE Research Substack - "The Packaging Paradox: Why CoWoS-Not 2nm-Is the Real AI Constraint", 2 января 2026.

• IEEE Spectrum - "Intel, Samsung, and TSMC Demo 3D-Stacked Transistors (CFET)".