Дорогие подписчики, смело отписывайтесь, поскольку больше посты про ПЛИС я писать не буду. Не вижу смысла. Да и если честно, я думал, что смогу заинтересовать людей, а заинтересовал я только халявщиков, которые хотят получить код UARТ приёмника.
В общем фиг вам а не халява ! Вот.
http://hristian.in/wp-content/uploads/2014/04/figa-ili-idi-t...
Приветствую уважаемые подписчики. Данный пост будет небольшой, но очень полезный. Сегодня я хочу познакомить вас с тремя маленькими, но архиважными схемами, которые достаточно часто применяются разработчиками. Данные схемы носят название детекторы фронта и применяются, как ни странно, для того, чтобы детектировать фронт импульса.
Например: есть какой-то длинный сигнал, и наша задача показать, что у нас сигнал изменился с 0 --> 1 или же с 1 --> 0.
Для этого давайте попробуем пропустить наш длинный сигнал через двух-разрядный сдвиговый регистр с параллельным выходом.
Опишем наш сдвиговый регистр на VHDL:
Вот как он у нас выглядит в RTL:
Надеюсь, вы представляете себе, как работает наш сдвиговый регистр? Если не представляете, то вот его временные диаграммы:
А теперь обратите внимание на места, выделенные красным:
Заметьте, каждый раз как у нас входной сигнал становиться равным логической единице, у нас в младший разряд записывается этот сигнал, а в старшем разряде в это время у нас записано прошлое состояние младшего разряда, т.е. лог.0.
Почему бы нам теперь не выдавать логическую единичку, если у нас в старшем разряде записан лог.0 , а в младшем лог.1 ?
Вот так вот будет выглядеть наша новая схема:
Вот её RTL представление:
А вот временные диаграммы её работы:
Как видите – это то, что нам и было надо с самого начала!
А если нам необходимо детектировать изменение сигнала с 1 --> 0 ?
То тут вообще все просто, нам достаточно немного переписать 21 строчку кода:
Вот так теперь будет выглядеть наша схема в RTL:
Ну и конечно вот наши времянки:
Последняя схема, сигнализирует о переднем и заднем фронте сигнала. Применяется не так часто, но для полноты картины я вам всё же её покажу.
Последняя схема получается, если поксорить наши регистры (от английского слова XOR, сложение по модулю 2):
Вот так вот она выглядит в RTL:
Ну и как всегда временные диаграммы:
Вот я вам и рассказал про три важные схемы, которые применяются для детектирования фронтов сигнала.
Но у этих трех схем есть один недостаток – это 3 разных файла, что очень неудобно.
Можно ли их как-то объединить в один ?
Кончено же можно !
Наши три файла легко описать в виде одного файла с параметрами, что, кстати говоря, является хорошим тоном при описании схем на HDL языках :
Теперь достаточно указать в параметрах тип детектируемого фронта, и схема автоматически будет выбираться та, которая нам нужна.
На сегодня это все. Спасибо за прочтение
P.S. Стоит ли мне дальше продолжать писать посты про основы работы с ПЛИС. У меня возникло ощущение, что никому кроме меня это нафиг не надо…
Некоторое время назад я выкладывал проект простенького приёмника UART, для того чтобы показать на что похож процесс проектирования на ПЛИС. http://pikabu.ru/story/prostenkie_primeryi_na_plis_uart_chas...
Я сильно разочарован собой. У меня не получилось внести в пост тот смысл, который я хотел. И как мне показалось, я ещё больше запутал умы читателей. Посему я отказываюсь от идеи показывать примеры моих проектов чтобы не путать и не пугать читателя. Поэтому я буду писать только про самые простые и базовые вещи.
В программировании обычно самая первая написанная программа это программа, которая выводит на консоль фразу “Hello world!”. Вот и мы не будем далеко уходить от канонов.
А что же такое “Hello world!” в железячном исполнении? А в железячном исполнении – это фиговина, которая будет моргать светодиодом. Вот мы с вами и опишем на языке VHDL схему, которая будет моргать светодиодом.
Период моргания 2 секунды, т.е. 1 секунду светодиод горит, 1 секунду не горит, потом опять 1 секунду горит, потом опять не горит. В общем вы поняли, он будет моргать до опупения пока нам это не надоест.
Итак, запускаем Quartus. Что? Вы ещё не скачали Quartus и Modelsim?
Тогда мы идём к вам! Тогда качайте незамедлительно! Это будет ваше первое задание на пути освоения программируемой логики. Хе хе хе. И оно не такое простое, как кажется, от вас требуется СМС и регистрация. Шучу. Только регистрация.
Итак запускаем Quartus и выполняем команды
FILE --> NEW. Подсказка: команду FILE можно найти вверху справа. Только не на потолке, а в углу экрана монитора.
Должно появиться такое вот меню:
В нем тыкаем мышкой на слово New Quartus II Project, расположенное в самом верху этого меню. Тыкать надо не мышкой в монитор, а плавно наводим курсор мышки на строку New Quartus II Project и нажимаем левую кнопку мышки ОДИН раз.
Должна появиться такая вот менюха:
Тыкаем мышкой на NEXT
И видим такую вот менюху:
В верхней строчке (та, которая сверху) указываем папку, где будут храниться файлы нашего проекта. Очевидно, что они хранятся по пути C:/altera/13.1/PROJECT/HELLO_WORLD
Средняя строчка (та, которая межу верхней и нижней строчкой) – это название нашего проекта. У меня проект назван HELLO_WORLD.
Нижняя строчка – это имя файла верхнего уровня. В общем, не паримся и тоже пишем HELLO_WORLD. Затем, когда ваше меню выглядит также как и у меня (нет редактировать в Paint его не надо) тыкаем на кнопку NEXT. В следующем меню также тыкаем кнопку NEXT. И у нас должно появиться такое вот меню:
В нем мы выбираем ПЛИС под которую пишем проект. Поскольку я всегда работаю с одной и той же ПЛИС я всегда выставляю настройки как на картинке. На самом деле данное меню особой роли не играет, если вы не собираетесь программировать реальную микросхему. В общем, не парьтесь, ставьте как у меня и жамкайте кнопку NEXT.
В следующей менюхе опять ставим настройки как у меня:
В настройках мы говорим, что моделирование у нас будет проводиться программе Modelsim, язык для моделирования – VHDL.
И наконец, жамкаем клавишу FINISH.
Всё, один из самых нудных мышкокликательных этапов мы закончили.
Теперь среда разработки готова к полноценной работе.
Но для начала, немного теории, как нам написать наш железячный Hello world.
В первую очередь необходимо придумать, как отсчитать периоды по 1 секунде.
В схемотехнике для счета чего-либо обычно используется счетчик (удивительно не правда ли?). А что же будет считать наш счётчик?
А считать он будет такты от тактового генератора.
К примеру, наш тактовый генератор, работает на частоте 100 MHz или 100 000 000 Герц. Это значит, что каждый раз как счетчик отсчитает от 0 до 99 999 999 (как раз 100 000 000 тактов) пройдет 1 секунда времени.
Далее должна быть схема сравнения, которая смотрит за состоянием счетчика. Как только счетчик досчитал до 99 999 999, схема сравнения должна выдать сигнал о том, что счетчик отсчитал период в 1 секунду.
Ну и последнее устройство - устройство, которое каждый раз как схема сравнения показала, что счетчик отсчитал 1 период, меняла состояние светодиода на противоположное. По сути – это обычный D-триггер с сигналом разрешения работы и соединенным входом и выходом через инверсию.
Каждый раз как триггеру разрешена работа (когда счетчик досчитал до 99 999 999), он меняет свое состояние на противоположное.
Вам наверное показалось, что объяснение сложное ? Какие-то схемы сравнения, триггеры, счетчики. Но на самом деле, на языке HDL все это дело выглядит очень компактно и просто. Вот картинка, поясняющая принцип работы нашего устройства:
Я все это писал, для того, чтобы было понимание, как наше устройство реализуется схемотехнически. Поскольку основная задача при работе с ПЛИС – описать схему. Поэтому крайне важно понимать то, что мы описываем языком, и как это реализуется внутри ПЛИС.
Собственно давайте опишем нашу схему на языке VHDL. Для этого создадим файл куда мы будем писать наш проект. Для этого тыкаем мышкой:
FILE --> NEW --> VHDL FILE --> OK
У нас создаться текстовый файл, куда мы будет писать проект.
Сохраним пустой файл:
FILE --> SAVE AS --> СОХРАНИТЬ
Обычно программа сама присваивает файлу название файла верхнего уровня. У нас это HELLO_WORLD.
Ну и наконец описываем нашу схему на языке VHDL:
И запускаем наше текстовое описание схемы на проверку ошибок и возможности синтеза внутри ПЛИС:
PROCESSING --> START ANALYSE & SYNESYS
Вылезли ошибки? Ищем очепятку. У меня всё работает(ну кто бы сомневался)!
В общем, когда вы правильно перепишете текст схемы и программа сделает проверку, неплохо было бы посмотреть во что наш синтезатор интерпретировал наше описание схемы.
Для этого тыкаем мышкой:
TOOLS --> NETLIST VIEWERS --> RTL VIEWER
И вот что мы там видим:
Как видно, наше текстовое описание очень похоже на картинку, поясняющую принцип работы нашей схемы. Только счетчик похож на фигню непонятную. Но тут уж ничего не поделать, так реализуются счетчики в программируемой логике.
На самом деле у нас сейчас написан мега-быдло-код. Это я для учебных целей разделил все на функциональные блоки, чтобы вам было проще понять описание схемы (какой я молодец).
На самом деле этот же код можно записать вот так, и не поменяется ровным счетом ничего:
По большему счету проект закончен. И можно генерировать прошивку, прошивать ПЛИС и наша ПЛИС будет усердно мигать нашему миру светодиодом.
А если светодиод не будет мигать? Как определить работоспособность проекта до прошивки ПЛИС? Вот для того, чтобы определить работоспособность нашего проекта существует программа Modelsim. В ней мы можем виртуально запустить наш проект, подключить виртуальный кварцевый генератор, и выводить сигнал на виртуальный светодиод. Мы даже можем смотреть на состояние внутренних триггеров, если нам это надо.
Но вот беда, Modelsim не знает, как должна работать схема. И он тем более не знает, что должно подаваться на вход нашей схемы. Задача разработчика написать такой файл, который моделирует внешнее окружение нашей схемы. Т.е файл, который задает внешние воздействия. Данный файл называется testbench – испытательный стенд.
Как правильно проводить тестирование это отдельная статья. Да какая нафиг статья! Правильное тестирование - отдельная прикладная область в разработке. Но в нашем случае ничего сложного нет: в тестбенче должен генерироваться синхросигнал и подаваться на вход нашей схемы.
К нашему большому счастью часть тестбенч умеет создавать Qusrtus, и нам останется только описать, как работает наш тест.
Чтобы создать тестбенч необходимо поклацать мышкой:
PROCESSING -->START -->START TEST BENCH TEMPLATE WRITER
Далее необходимо добавить наш тестбенч в проект для этого клацаем
ASSIGMENTS --> SETTINGS
И следуем указанием на картинке:
Ну как, мышь не поломалась от бесконечного клацания ?
Теперь запускаем симуляцию:
TOOLS --> RUN SIMULATION TOOL --> RTL SIMULATION
У нас запускается Modlesim и на экране монитора появляется страшная НЕХ:
Не пугайтесь, это крайне недружелюбный интерфейс Modelsim, с которым разработчик проводит достаточно большую часть времени…
Обычно моделирование запускается сразу. Но поскольку у нас файл тестбенча пустой, нам необходимо его подправить. Для этого откроем текстовым редактором наш файл тестбенча. Напоминаю он лежит по пути:
C:\altera\13.1\PROJECT\HELLO_WORLD\simulation\modelsim\HELLO_WORLD.vht
Откроем этот файл тестовым редактором и удалим из него ненужную нам фигню, и добавим нужную нам. В итоге, после всех нехитрых манипуляций тест наш выглядит так:
После того как подправили тест на тот, который нам нужен, запускаем перекомпилирование наших файлов проекта:
После того, как перекомпилировали проект можно запускать на симуляцию.
Для этого укажем, сколько времени симулировать наш проект и запустим её:
Обратите внимание, что на слабых машинах симуляция может быть достаточно долгой. Да и редко возникает необходимость моделировать несколько секунд работы устройства.
А вот и результаты нашего тестирования:
Анализировать результаты работы можно просматривая временные диаграммы, или просматривая сообщения которые мы выводим на консоль.
Как видите тест показывает, что устройство наше вполне работоспособно, работает так, как мы и задумывали !
Наш железячный “Hello world!” прекрасно работает. Правда виртуально. Осталось прошить ПЛИС и наш проект заработает в железе, можете не сомневаться.
Да что тут говорить, смотрите сами !
Синтезируем прошивку:
PROCESSING --> START COMPILATION
После того, как прошла компиляция входим в меню программирования ПЛИС:
TOOLS --> PROGRAMMER
Ну и запускаем программирование:
А вот видео работы. Снимал на старенький HTC сильно не пинайте:
Спасибо за прочтение. Все интересующие вас вопросы пишите в комментариях.
Обратил внимание, что вверху на странице отображается чёрный крестик.
Что он значит ?
Зачем он?
Приветствую, уважаемые посетители сайта www.pikabu.ru. Продолжаю статью о том, как написать приёмник UART на ПЛИС. Напоминаю, что в прошлом посте я постарался вас познакомить с самыми основами этого протокола, и попытался максимально подробно описать алгоритм работы приёмника, который мы будет создавать в ПЛИС.
http://pikabu.ru/story/prostenkie_primeryi_na_plis_uart_chas...
В данном посте я покажу, как всё, что я рассказывал в прошлом посте, описать на языке VHDL, протестировать и разместить в ПЛИС. Поскольку ответа на мой вопрос о том, в каком виде вы хотели бы видеть, выкладываемый код, от вас не поступило – то я буду код выкладывать в виде изображений, как и планировал изначально. Других вариантов я не вижу. Нужны исходники – пишите. Мне лень заморачиваться с файловыми хранилищами.
Внимание! Всё, что мною написано - это бред сумасшедшего это мои личные умозаключения, основанные на собственном опыте, на информации из различных источников, достоверность которых весьма спорная. Поэтому я не несу никакой ответственности за возможный вред, нанесенный вашей тонкой душевной организации, трату вашего бесценного времени. Поэтому пока не поздно закройте этот пост. А потом хорошо промойте глаза, желательно с мылом.
Внимание! Достаточно большое количество разработчиков на FPGA предпочитают язык Verilog/SystemVerilog. Я же предпочитаю язык VHDL, на котором буду выкладывать все тексты схем. Поскольку, я не ставлю своей целью научить вас писать именно на VHDL, поэтому я не буду объяснять, почему у меня написано именно так, а не иначе. Если вы все же начнете изучать язык VHDL, то поймете тесты схем. Если же не поймете, то всегда можете задать вопрос мне, я всегда объясню. А начнете изучать Verilog – то все мои объяснения вам будут нафиг не нужны. Для удобства восприятия текста я убрал все «фишки», которые делают модули настраиваемыми. Некоторые вещи у меня описаны не самым рациональным способом. Связанно это с тем, что мне просто так удобнее работать с текстом. Так же для удобства восприятия текста я оставил максимально подробные комментарии. И так приступим
Прошлый пост закончился на том, что я описал, какие функциональные элементы нам необходимы для реализации нашего приёмника, а именно:
1. Синхронизатор с клоковым доменом
2. Счетчик, считающий от 0 до 15, для того, чтобы можно было определять длительность периода старт бита, стоп бита, битов данных.
3. Счётчик от 0 до 7, считающий, сколько бит приняли.
4. 3 разрядный регистр, для хранения 3 выборок в середине битового интерала, чтобы провести голосование.
5. Мажоритарный фильтр.
6. 8 разрядный регистр для хранения принимаемых бит данных.
7. Цифровой автомат, управляющий работой всех элементов.
СИНХРОНИЗАТОР
Для начала опишем модуль, или как правильно говорить на языке VHDL – компонент, который мы будем применять для того, чтобы синхронизировать входной асинхронный сигнал с частотой нашего клокового домена. Напомню что базовый синхронизатор- это обычный сдвиговый регистр. Я всегда выделяю его в отдельный модуль. Мне так проще работать. Вот его описание на языке VHDL:
Давайте посмотрим, как наш синхронизатор выглядит на технологической карте. Технологическая карта показывает как наша схема «ложится» в логические ячейки, которых в ПЛИС очень много. Собственно будут задействованы 3 триггера из логических ячеек, которые соединены между собой вот таким вот образом:
Как видите это то, что нам необходимо.
Давайте теперь взглянем на временные диаграммы его работы – времянки. Моделирование я провожу в программе Modelsim altera SE и применяю функциональное моделирование, по этой причине на диаграммах отсутствуют временные задержки сигналов.
Вот временные диаграммы функционирования нашего синхронизатора:
Как видите, ничего сложного нет. Приходит асинхронный сигнал ADATA. Передним фронтом частоты CLK он защелкивается в младший разряд регистра SHIFT_REG(0). Следующим фронтом в младший разряд регистра SHIFT_REG(0) защелкивается лог. 0, поскольку на линии ADATA у нас лог.0, а единичка, которая была записана ранее, передается в следующий разряд. Т.е SHIFT_REG(1). Данные как бы сдвигаются от младшего разряда к старшему разряду. Поэтому регистр и называется сдвиговым. Ваш КЭП. Красные линии означают, что в эти моменты времени состояния этих сигналов имеют неопределённость, или правильнее говорить в данный момент времени сигналы неинициализированны. Например, сразу после включения непонятно что храниться в регистре.
РЕГИСТР ХРАНЕНИЯ ВЫБОРОК
А теперь давайте опишем наш 3 разрядный регистр хранения выборок, которые будут оцениваться мажоритарным фильтром. Вот текст нашего регистра на VHDL:
Если обратите внимание, то вы увидите что это такой же сдвиговый регистр как и наш синхронизатор. Только выходом этого модуля является не старший разряд, а все разряды регистра. Вот во что он синтезируется:
Я думаю, что его времянки объяснять не надо:
РЕГИСТР ХРАНЕНИЯ ДАННЫХ ПРИЁМА
А вот регистр хранения данных, чуть сложнее. У него добавляется управляющий вход ENA. Сигнал ENA –(от английского ENAble) сигнал, разрешающий или запрещающий работу регистра. Регистр работает только тогда, когда на этом входе есть лог.1. Если её нет, то регистр хранит данные, которые в него записали и игнорирует остальные сигналы. Вот его описание на VHDL:
Как видите, это практически такой же сдвиговый регистр. Разница в том, что он двигает данные слева направо. Т.е данные пишутся в старший разряд регистра SHIFT_REG(7) и потом сдвигаются в младшие разряды.
Внимание вопрос. Почему у меня регистр двигает данные слева направо. А не справа налево? Ответы можете оставить в комментариях.
А вот так он реализуется в логических ячейках ПЛИС:
А вот его времянки:
Пока сигнал ENA = 0, регистр не изменяет свое состояние, независимо от состояний входа данных, и синхрочастоты.
Когда сигнал становится активным, т.е. ENA = 1, значит, работа регистра разрешается, и он ведёт себя как обычный сдвиговый регистр.
Сигнал снова стал неактивным, т.е. ENA = 0, значит, регистр хранит в себе данные, и не меняет своё состояния, и т.д…
СЧЁТЧИК БИТОВЫХ ИНТЕРВАЛОВ
Тут все совсем просто, это классический 4 разрядный счетчик с сигналом синхронного сброса. Вот его описание на VHDL:
Давайте взглянем, как он выглядит в RTL Viewer. RTL Viewer показывает, как выглядит наше описание в виде схемы. Обратите внимание, что данная схема имеет лишь косвенное отношение к реализации нашего описания в логических ячейках ПЛИС:
А вот на технологической карте (то, что ложиться в логические ячейки ПЛИС) это выглядит так:
Программа сама минимизирует все логические, функции и то, в каком виде наш счётчик ложится в логические ячейки ПЛИС, решает софт для разработки. Для FPGA фирмы Altera Intel это Quartus. Эти алгоритмы закрыты для пользователей. Главное то, что счетчик работает, так как нам надо. А вот, кстати, как он работает:
Тут всё очевидно. Пока активен сигнал SCLR счетчик постоянно сбрасывается, поэтому его состояние 0. Сигнал SCLR перестал быть активным, счетчик начал считать. SCLR стал активным – счетчик сбросился. Когда счетчик досчитал до состояния, когда во всех разрядах единицы и следующим тактом у него произошло переполнение, и он снова стал считать с нуля. Поэтому на диаграммах вы видите, что после 15 счетчик считает с нуля.
СЧЕТЧИК ПРИНЯТЫХ БИТ
Он чуть сложнее чем обычный счетчик с синхронным сбросом, поскольку у этого счетчика есть вход ENA, т.е сигнал разрешения работы. Вот его описание на VHDL:
То, как он выглядит на RTL Viewer я показывать не буду, нас всё равно это мало интересует. А вот диаграммы всё же покажу:
Работает он так же как и простой счетчик с синхронным сбросом. Только считает он только тогда, когда сигнал ENA активен, т.е. ENA = 1. Если же сигнал не активный, т.е. ENA = 0 то счетчик хранит своё состояние. Ваш КЭП.
На этом описание наших «кирпичиков» окончено. Мажоритарный фильтр, я опишу там же где и автомат. В итоге у нас есть библиотека из следующих элементов:
COUNTER_SCLR
COUNTER_ENA_SCLR
PARALEL_SHIFT_REG
PARALEL_SHIFT_REG_ENA
SYNC_TO_CLOCK_DOMAIN
Данные компоненты мы описали один раз, и они формируют нашу библиотеку. В наших проектах мы их можем использовать бесчисленное количество раз. Особенно если их сделать параметризированными…
Когда компонент имеет чёткое имя, отражающее суть его работы, то его проще найти в библиотеке файлов, особенно когда у вас библиотека состоит более чем из 100 таких вот элементов. По правильному названию элемента вы можете иметь представление об его функционировании. Это очень удобно, так как со временем забывается, что в этой библиотеке есть. А по «говорящим» именам все легко искать. Конечно все, что я говорю, это лишь мои собственные предпочтения, вы можете называть элементы как вам удобнее. Как я делаю, я рассказал, выбор за вами.
Вот теперь можно приступить к описанию приемника UART, где цифровой автомат управляет нашими модулями, или как правильно говорить в VHDL – компонентами.
Полностью показывать весь код я не буду, поскольку это почти 200 строк. Поскольку ключевым устройством является именно цифровой автомат, то я просто выложу только те куски кода, которые, так или иначе, нужны для понимания логики работы автомата.
Подключаем наши описанные «кирпичики» и описываем поведение мажоритарного фильтра:
Автомат мы описываем 3 процессами.
Первый процесс описывает, когда происходит смена состояния автомата:
Второй процесс описывает, то, как вычисляется следующее состояние, в которое должен переключиться автомат:
Последний процесс описывает то, как автомат управляет нашими счетчиками, регистрами:
Ну и теперь, самое вкусное. Как всё это выглядит времянках. Для проверки я написал простенький тест, который отправляет приемнику байт: «01010101», он же число 55 в шестнадцатеричной системе. Очевидно, что если наш приёмник написан правильно, то на выходе этого приемника, должно появиться число, которое мы ему отправляли. Учтите, что принятое значение должно быть верным только в момент, когда приёмник говорит, что данные корректны т.е. сигнал DATA_VALID = 1. Вот времянка:
И давайте посмотрим, как наш приёмник отработает корявый старт-бит:
Внимание вопрос! Почему я счетчик обнуляю, когда он досчитал до 14?(все ответы есть на времянках)
На этом статью про разработку простейшего приёмника UART я закончил. К сожалению, видео работы приёмника я показать не смогу, поскольку у меня нечем снимать видео. Но в «железе» приёмник работает так, как я и задумывал. Придется вам поверить на слово.
В процессе объяснения вам могло показаться, что все это слишком сложно. На самом деле это не так. Всё очень и очень просто. Данный приёмник я написал за 1 вечер неторопливой работы. Гораздо больше времени заняло изучение протокола UART.
Так же, наверное, у многих возник вопрос, а зачем такие сложности, когда на Arduino можно взять готовую библиотеку, написать несколько строчек кода и всё будет работать? От части это так, на Arduino все делается проще, если есть готовая библиотека. А если её нет? А если она криво написана? А если….
В общем скажу так: проще, не значит лучше. Например мой приёмник занимает в ПЛИС всего 37 логических ячеек. А у меня этих ячеек в ПЛИС около 10 000. Теоретически я могу в ПЛИС запихать 270 таких приёмников, которые будут работать одновременно и независимо друг от друга. Правда это нафиг никому не нужно. Да и, как я в самом первом посте говорил, задачи у ПЛИС и микроконтроллеров разные.
Приветствую уважаемые посетители сайта www.pikabu.ru. Решил продолжить статьи про разработку на ПЛИС. В первом посте я выложил самое начало, с чего стоило бы начать изучение ПЛИС. http://pikabu.ru/story/s_chego_nachat_izuchenie_fpga_plis__4...
Логичнее было бы продолжить постепенно объяснять базовые вещи. Но это был бы очень скучный, долгий и неинтересный материал, который бы только отпугнул и оттолкнул начинающих разработчиков своим объемом и сложностью. И я подумал, а не проще ли сначала показать, на что способна ПЛИС, как ведётся процесс разработки? Поэтому я решил выложить примеры простеньких проектов. А по задаваемым вопросам далее будет видно, какой материал лучше выкладывать.
В этом посте будет рассматриватся формальная постановка задачи написания простейшего приемника RS232, он же COM порт, он же UART*1 интерфейс, он же УАПП – Универсальный Асинхронный Приемо-Передатчик. Выбор пал на COM порт не просто так. Всё дело в том, что этот интерфейс самый простой для изучения и позволяет «подружить» компьютер и ПЛИС, научить их разговаривать друг с другом – передавать данные между собой. Сразу говорю, что полностью объяснять и расписывать все сигнальные линии и всю регистровую модель приемопередатчика я здесь не буду, поскольку для простой организации интерфейса между ПК и ПЛИС это нафиг не нужно. Более того, этого добра навалом во всемирной сетевой помойке и при желании или необходимости вы без проблем найдете всю интересующую вас информацию.
Внимание! Всё, что мною написано - это бред сумасшедшего это мои личные умозаключения, основанные на собственном опыте, на информации из различных источников, достоверность которых весьма спорная. Поэтому я не несу никакой ответственности за возможный вред, нанесенный вашей тонкой душевной организации, трату вашего бесценного времени. Поэтому пока не поздно закройте этот пост. А потом хорошо промойте глаза, желательно с мылом.
Внимание! КАТЕГОРИЧЕСКИ ЗАПРЕЩЕНО подавать сигнал с COM порта компьютера напрямую в FPGA, без специальных преобразователей уровней! В данной статье я не рассматриваю вопросы согласования физических уровней COM порта, и ПЛИС. Исключение составляют виртуальные COM порты, реализуемые на микросхемах FTDI, имеющие уровни сигналов совместимые с ПЛИС.
Для начала совсем коротенько расскажу про протокол обмена информацией по COM порту. Вот посмотрите внимательно, на картинку:
Для начала введем некоторые определения. Высокое состояние линии – соответствует логической единице – лог.1. Низкое состояние линии соответствует логическому нулю – лог.0.
Что же мы видим на этой картинке? А мы видим кучу полезной информации, смотрим справа налево:
Изначально линия находится в состоянии лог.1.
Затем мы видим, что линия становится лог.0, на один период данных. Этот бит данных называется СТАРТ-БИТ, применяется для того, чтобы сообщить приёмнику о том, что началась передача одного пакета\кадра\фрейма информации.
После передачи СТАРТ-БИТА у нас начинают передаваться биты данных. Данные предаются ногами вперед начиная с младшего бита. Обычно в одной посылке 8 бит – т.е. 1 байт. Но это не всегда так. Как правило, сколько бит в посылке оговаривается заранее, и приёмник при приёме уже настроен на необходимое количество бит данных.
После того, как все биты данных переданы может передаваться контрольный бит – или его ещё называют бит четности\паритета (от анг parity). Например, если был выбран четный паритет, то после передачи данных, если количество бит данных было четным – передаётся бит паритета равным лог.1. Если количество бит данных было нечётным – то передаётся бит паритета равным лог.0.
При выбранном нечётном паритете всё в точности наоборот: передали нечётное количество бит данных – бит паритета равен лог.1. Если количество переданных бит было чётным – паритета равен лог.0. Бит паритета нужен для минимального контроля принятых данных. Принимая данные, приёмник подсчитывает количество принятых бит. Если паритет подсчитанный передатчиком не совпадает с принятым битом, означает, что произошёл сбой и работать с данными нельзя. Какой тип паритета будет, а также будет ли вообще использоваться бит паритета, опять же оговаривается до передачи данных.
Любая посылка заканчивается стоповым битом СТОП-БИТ. Во время действия стоп-бита линия данных должна находиться в лог. 1.
Был выработан и прижился короткий способ записи параметров передачи, таких, как количество бит данных, наличие и тип бита четности, количество стоп-бит. Выглядит как запись вида цифра-буква-цифра, где:
• Первая цифра обозначает количество бит данных, например, 8.
• Буква обозначает наличие и тип бита четности.
Встречаются:
N (No parity) — без бита четности.
E (Even parity) — с битом проверки на четность.
O (Odd parity) — с битом проверки на нечетность.
• Последняя цифра обозначает длительность стоп-бита. Встречаются значения 1, 1.5 и 2 для длительности стоп-бита в 1, 1.5 и 2 битовых интервала соответственно.
Например, запись 8-N-1 обозначает, что UART настроен на 8 бит данных без бита четности и один стоповый бит. Для полноты параметров эту запись снабжают указанием скорости UART, например, 9600/8-N-1. Если говорить про скорость, обычно говорят про бодовую скорость. Т.е скорость, с которой отправляется посылка, которая определяет период одного бита. Реальная скорость обмена информацией на скорости 9600/8-N-1 будет на 20% меньше, поскольку среди переданных 10 бит информацию несут только 8 бит, а остальные 2 бита это старт и стоп соответственно.
Асинхронным интерфейс называется так же не зря, у нас нет синхросигнала стробирующего данные. И приёмник должен сам синхронизироваться с передаваемыми данными, зная на какой тип передачи настроен передатчик. На этом наше знакомство с интерфейсом UART окончено, этих данных достаточно для реализации простейшего приёмника.
А сейчас я вас немного погружу информацией по ПЛИС, без которой нам не написать правильный приёмник. В частности я расскажу немного про клоковые домены.
Если взять за жабры гугл-переводчик и зпихать в него фразу «clock domain signals» – то он выдаст перевод: clock domain signals – сигналы тактовой области. Если говорить простыми словами то клоковый домен - это часть проекта, работающая на какой-то одной тактовой частоте. Если в проекте используется только одна тактовая частота – значит клоковый домен у нас один. Если тактовых частот две – значит клоковых доменов у нас уже два и.т.д*2.
Первое наперво, что надо уяснить при работе с ПЛИС – это то, что любой сигнал, пересекающий клоковый домен должен быть синхронизирован с клоковым доменом, в котором мы обрабатываем этот сигнал*3. Частный случай пересечения клокового домена – приём внешних данных, которые обрабатываются на частоте порожденной внутри ПЛИС блоком PLL*4 или на частоте тактирования этой ПЛИС от собственного тактового генератора.
Это очень важный момент, который обязательно надо учитывать при проектировании. Представим, что у нас есть проект, в котором, все триггеры срабатывают по переднему фронту. В проекте есть 9-разрядный счётчик, который работает на частоте 40MHz. Данные с этого счетчика поступают в другую часть проекта, работающего на частоте 37MHz. Т.е пересекают клоковый домен. Посмотрим картинку:
Сигнал CLK – синхросигнал работы счетчика, его частота 40MHz
Сигнал SCLR – сигнал синхронного сброса счётчика. Пока он в состоянии лог.1 счётчик не работает. Очевидно, что когда сигнал сброса прекратит своё действие счётчик заработает.
Сигнал DATA_OUT – выход счётчика..
Сигнал CLK_NEW_DOMAIN – синхросигнал другой части проекта, его частота 37MHz.
Когда сигнал сброса перестанет быть активным, после прихода синхроимпульса, счетчик изменит своё состояние, т.е. переключится из 0 в 1. Причём переключится не сразу, а через какое-то небольшое время. Когда придёт очередной синхроимпульс счетчик переключится из 1 в 2, и.т.д. счётчик же. Обратите внимание, что при переключении счётчика выходные 9 разрядов меняют свои значения не одновременно, а с небольшой задержкой, поскольку физически линии могут иметь разную длину, и разное время распространения сигнала. По одной из 9 линий сигнал пришел раньше, по другой позже, ничего страшного, это реальный мир. Из-за этого в моменты начала переключения счетчика он может выдать абсолютно любые значения, это нормально,
При неправильно сделанном проекте (как у меня на картинке), данные с этого счетчика обрабатываются по переднему фронту синхросигнала CLK_NEW_DOMAIN, например, записываются в регистр. Т.е данные не были правильно перенесены в новый клоковый домен - это серьезная ошибка !
Очевидно что, в зоне отмеченной красным в регистр запишется полная чушь. И поверьте, неправильные данные это меньшее из зол, как правило протоколы верхнего уровня фильтруют ошибочные пакеты. Самое страшное это то, что триггеры, из которых состоит регистр, могут попасть в так называемое метастабильное состояние, когда состояние триггера приняло некую величину промежуточную между состояниями лог.0 и лог. 1, или его выход данных вообще колеблется между ними. Это очень опасно, поскольку один кусок схемы воспримет это состояние как лог.0 , а другой кусок схемы воспримет как лог.1. и схема может выдать результат, которой разработчик даже не предполагал, вплоть до полного зависания схемы и потери работоспособности. Спасет только перезагрузка.
Приведу пример: вы разработали устройство, которое вам приносит тапки, или гладит котика, в зависимости от принятой команды. Но при проектировании этого устройства возможное метастабильное состояние вы не учли. И однажды, когда вы подали устройству команду принести тапки, устройство вместо того, чтобы принести вам тапки, начало с этим тапком гонятся за котиком. Котик очень недоволен!
Чуть более подробно про метастабильное состояние прочитайте тут, https://habrahabr.ru/post/254869/ очень неплохо изложено. Обязательно прочитайте!
Поэтому нельзя просто так взять и передать сигналы из одного клокового домена, в другой. Для того чтобы передать данные между клоковыми доменами их надо синхронизировать с частотой принимающего клокового домена. Блин ну вот напрашивается картинка:
Базовым синхронизатором является обычный последовательный сдвиговый регистр, который тактируется частотой нового клокового домена:
На его вход поступают асинхронные данные ADATA, а на выходе у него данные SDATA синхронные частоте нового клокового домена. Но у этой схемы есть один недостаток: если принимаемый асинхронный сигнал меньше периода синхрочастоты нового клокового домена или равен ей, существует вероятность потерять этот сигнал. Значит, напрашивается самый логичный вывод - приёмник должен работать на частоте большей, чем частота передатчика. Первая ближайшая частота, с которой должен работать передатчик – это частота как минимум в 2 раза быстрее частоты передачи данных.
Внимание вопрос, почему я не могу взять частоту приемника, к примеру, на 50% быстрее бодовой частоты? Ответы оставляйте в комментах.
Итак, частота работы приёмника должна быть выше частоты работы передатчика. А во сколько? В 2 раза, в 3 раза, в 5 раз? Оставим этот вопрос открытым. Далее я немножечко расскажу про ещё одну очень интересную схему, и после этого мы сложим весь пазл, в одно целое.
Представим ситуацию, вы собрались в компанию из 7 тел и решаете, куда бы вам завалиться, культурно отдохнуть. Одна часть решила пойти в бильярд шары погонять, другая часть хочет в боулинг, шары покатать. Альтернатив нет. Очевидно, что вся ваша компания идет туда, куда хочет большинство. Так вот в схемотехнике есть определенный класс схем, которые так же работают по принципу большинства. Такие схемы называются мажоритарные схемы. К чему я это всё пишу. Смотрим на картинку ниже:
Смотрим на верхнюю половину картинки. Пришла какая-то помеха, которая просадила нашу линию данных до лог.0. Вспомним условие старт-бита - это как раз перепад линии данных из 1 в 0. И если мы обработаем эту помеху как старт, и начнем принимать данные, то мы получим данные состоящие из 8 бит равных лог.1. Очевидно, что это ошибка, поскольку данные мы не отправляли, а приёмник что-то получил. Однако…
А если у нас очень много помех, и старт бит выглядит так, как на нижней части картинки?
Вот тут нам на помощь и приходят мажоритарные схемы: если большая часть времени битового интервала был лог.0, значит, приняли лог.0. Если большую часть времени битового интервала была лог.1, значит, приняли лог.1.
Теперь осталось определиться со временем, которое наш мажоритарный фильтр следит за битовым интервалом. У меня не просто так нижняя картинка со старт-битом была нарисована с 2 пиками помех. Всё дело в том, что очень часто любое изменение линии сопровождается неким высокочастотным звоном, особенно если линия несогласованна. И анализировать данные по краям битового интервала – это не совсем правильный подход. Стараются анализировать линии в середине битового интервала. При этом задача как можно более точно «нащупать» эту середину. Для этого применяют частоту приёмника в 16 раз больше частоты передачи, и примерно в середине бита делают 3 выборки. Почему именно значение 16? Первая причина – это то, что счетчик, считающий от 0 – до 15 это счетчик, который обнулятся сам, когда досчитает до конца, хотя точнее сказать счетчик не обнуляется, а у него происходит переполнение разрядов. Да и схемотехнически такие счётчики, более простые. А вот почему частота именно в 16 раз больше, а не в 8, тут сложно назвать какие-то объективные причины. Так сложилось исторически, и я не стал изобретать велосипед.
Итак, сделаем небольшой вывод:
1. Перед работой с данными мы их синхронизируем сдвиговым регистром.
2. Частота нашего передатчика в 16 раз больше частоты принимаемых данных.
3. В середине битового интервала делаем 3 выборки данных.
4. На основании 3 выборок мажоритарный фильтр делает вывод о значении принятого бита.
Вот картинка поясняющая принцип работы:
DATA_CLK – это частота с которой нам поступают данные. В реальности мы не имеем эту частоту, она показана просто для наглядности
UART_STATE_REG – это данные, которые нам передаются.
CLKx16 – частота работы нашего приёмника.
Красным отмечены места выборок для последующего определения того, что мы приняли.
Наш алгоритм действия можно представить в виде такой вот картинки. Сильно не ругайте, я не умею алгоритмы по ГОСТ рисовать.
Поскольку алгоритм у меня не очень красивый с точки зрения соблюдения ГОСТ, то дополнительно опишу все это словами.
Изначально приёмник следит за линией данных, и сбрасывает счетчик, который считает период битового интервала, и счетчик принятых бит.
Когда приёмник увидел, что на линии лог.0 он перестал сбрасывать счетчики и начинает делать выборки для проверки старт-бита.
Когда сделаны 3 выборки в середине битового интервала приёмник смотрит на то, что выдал мажоритарный фильтр. Если мажоритарный фильтр показал, что пришла лог.1, это означает старт-бит был ошибочный и скорее всего пришла помеха.
Если мажоритарный фильтр показал, что пришла лог.0 , это означает, что был принят старт-бит, и когда закончится период старт-бита, приёмник начнет принимать биты данных.
Изначально счетчик принятых битов равен 0, поскольку когда мы ждали старт-бита мы сбрасывали этот счетчик. При приёме данных в середине битового интервала приёмник опять сделал 3 выборки, и на основании того, что выдал мажоритарный фильтр, записал эти данные в регистр, в котором эти данные будут храниться.
В конце битового интервала приёмник проверил, сколько бит он уже принял. Если не все биты приняты, приёмник увеличит счетчик битов на 1, и совершит ещё один цикл приёма бита данных.
Если же все биты данных приняты, то приёмник начнёт анализировать стоп бит.
Анализ стоп-бита точно такой же, как и прошлые биты.
Вот только если фильтр покажет, что принятый бит это лог.0, значит произошла ошибка, и приёмник выставит флаг ошибки, поскольку стоп бит всегда лог.1. И перейдет в состояние ожидания нового старт-бита.
А если фильтр покажет что приняли лог.1 – значит всё в порядке. Приёмник выставит флаг о том, что данные в регистре правильные, и так же перейдет в состояние ожидания нового старт-бита.
На основании этого алгоритма можно сделать простой вывод о том, какие элементы нам понадобятся для его реализации:
1. Счетчик, считающий от 0 до 15, для того, чтобы можно было определять длительность периода старт, стоп бита, битов данных.
2. Счётчик от 0 до 7, считающий, сколько бит приняли.
3. 3 разрядный регистр, для хранения 3 выборок, чтобы провести голосование.
4. Мажоритарный фильтр.
5. 8 разрядный регистр для хранения принимаемых бит данных.
А ещё нам нужна фиговина которая всем этим барахлом управляет:
Эта вот фиговина называется цифровой автомат и будет управлять нашими счетчиками и регистрами, записывать данные, сбрасывать и пр. Я не буду подробно объяснять работу цифровых автоматов, поскольку это отдельная статья, при чём не маленькая. Чуть подробнее можете с автоматами ознакомиться тута:
https://habrahabr.ru/post/254885/ Вполне годно описано. Для написания простеньких автоматов тут информации достаточно.
На этом моменте я вынужден статью закончить. Поскольку дальнейшее объяснение как это все реализовать внутри ПЛИС и промоделировать потребует серьезного увеличения длины поста. Да и у меня к вам появился серьёзный вопрос. Каким образом мне построить продолжение? Основная проблема в том, что дальше будет достаточно много кода на VHDL. И если его выложить сюда, то он развалится из-за того, что pikabu не содержит тегов для вставки кода. Пока ничего лучше, чем выложить кучу скриншотов кусков кода на ум не приходит. А в конце просто дать несколько ссылок на исходники.
*1. Не совсем корректно так говорить, поскольку RS232 он же COM – это одна из разновидностей UART, написал для упрощения.
*2. Отдельный разговор про частоты, кратные основной, полученные делением на счетчике.
*3. Опять же не совсем корректно так говорить, поскольку существуют специальные алгоритмы, где не сигналы синхронизируются, а синхронизируются флаги валидности данных, так называемые алгоритмы handshake.
*4. Специальная фиговина внутри ПЛИС, которая может создать из частоты, от которой тактируется ПЛИС новую частоту.
